DDR3 SDRAM는 고속 운영을 달성하기 위해 이중 데이터 레이트 아키텍처를 사용합니다. 이중 데이터 레이트 아키텍처는
8n-prefetch 아키텍처, I/O 핀에서 시계 사이클 당 두 개의 데이터 단어를 전송하도록 설계된 인터페이스
DDR3 SDRAM에 대한 단일 읽기 또는 쓰기 작업은 실제로 단일 8n 비트 너비, 4 시간 사이클 데이터 전송으로 구성됩니다.
내부 DRAM 코어와 8 개의 n-비트 너비, I/O 핀에서 반시계 데이터 전송
디퍼셜 데이터 스트로브 (DQS, DQS#) 는 DDR3 SDRAM 입력에서 데이터 캡처에 사용하기 위해 데이터와 함께 외부로 전송됩니다.
DQS는 WRITE의 데이터와 중앙에 정렬되어 있습니다.